最近，海外半导体反向工程和IP服务公司IC Master利用透射电子显微镜(TEM)对苹果公司的A14仿生芯片系统(SoC)进行了初步分析。揭开了A14裸片(Die)的面纱。

裸片大小为88mm2，封装了118亿个晶体管，但由于搭载了5纳米工艺节点，芯片大小小得令人难以置信。A13仿生处理器的芯片尺寸为98.48mm2。图像质量不是很高，但通过粗略的napkin计算，具有较大L2缓存的双核FireStorm复合物约为9.1mm2，具有较小L2缓存的四核IceStorm复合物约为6.44mm2，GPU约为11.65mm2。我们知道苹果近年来使用了集成系统缓存，但在图像中很难找到它。



A14 Bionic芯片的平均晶体管密度为1.3409亿个/mm2，高于A13 Bionic的0.8997亿个/mm2。考虑到半导体制造商在测量晶体管密度时经常使用其他方法，我们实际上无法将台积电的N5与英特尔10纳米的约1亿个晶体管/平方毫米进行比较。另一方面，苹果A14 Bionic的晶体管密度似乎低于基于N5的SoC的理论峰值平均晶体管密度。苹果的芯片历史达到了处理器的流程节点理论密度的90%以上。这一代与理论密度相比，A14的有效晶体管密度只有78%。虽然台积战主张N5的大小减少了1.8倍，但苹果A17只减少了1.49倍。

没有达到理论缩小倍数的主要原因如下：

晶体管密度取决于芯片结构。逻辑结构可以在每个新节点上很好地扩展，但目前SRAM、I/O和模拟部件很难扩展，因此工厂上市的最高点非常理论化，但实际数字取决于设计。

SRAM用于寄存器和缓存，因此现代处理器设计需要大量SRAM。SRAM需要互连和电路，并且这些互连并不总是很好地扩展。所有最新的SoC都包含不同类型的处理器内核，因此也使用缓存加载。

同样，芯片的某些部分需要以更高的时钟频率(例如通用核心)工作。这些部件通常使用更大的高性能电池，会降低性能密度。实际上，考虑到对Apple最终性能的担忧，SoC通常可以执行大容量缓存和其他性能优化。

台积电的N5节点与以前的微缩小不同，SRAM扩张有放缓的迹象。尽管是完全的缩小和逻辑，但SRAM缩小了1.35倍，这个数字被夸大了。因此，台积电的准则是，N5可以将晶片面积减少35%至40%。反分析预计这将成为趋势，并将继续与新节点相关联。台积电和三星已经推出了3D堆栈SRAM，这将有助于缓解密度问题。

3D堆栈不是万能的，成本节约开始大幅放缓。很明显，台积电N5晶片价格在1.7万美元左右，每台晶体管的费用没有下降。即使随着SRAM的扩大速度，每个晶体管的成本也将保持不变，从N7到N5。